I. 什么是逻辑折叠？

摩尔定律将计算行业（以及许多其他行业）带向了很远的地方，但它始终依赖一个单一技巧：几何尺寸缩放[2], [3]。让晶体管变得更小，芯片就能同时变得更快、更省电。但十多年前，这个技巧开始失效。对晶体管结构进行巧妙改变又争取了十年时间，但现在每个芯片制造商都发现，每推进一个新节点，付出更多，收获却更少[4]-[7]。

对于华为而言，这种压力来得更早、更猛烈。要超越业界所称的7纳米节点进行微缩，需要极紫外（EUV）光刻技术，而华为无法获取该技术。必须另寻出路。

六年的探索引导我们重新审视几何尺寸缩放——认清它一直以来的本质：一种手段，而非目的。缩小晶体管的意义从来不在于“小”本身，而在于“小”所带来的一切——更快的开关速度、更短的响应时间、更高的时钟频率。简而言之，逻辑折叠是一种在不缩小空间的情况下“买来”时间的方法。在大致相同的硅面积内，它集成了更多的晶体管，并让基于这些晶体管构建的系统运行得更快。

实现这一目标的关键工艺称为3D混合键合，它更接近于焊接而非封装。将两片晶圆（或一片晶圆与一个芯片）精确对准，压在一起，并缓慢加热。在退火过程中，两片氧化物表面之间形成共价键，融合成一个单一的介电层，同时各自表面的铜焊盘相互扩展并融合成连续的金属。结果是在堆叠的芯片之间形成了一片垂直连接。在当今一些最先进的商用逻辑芯片中，这些连接间距约为10微米，即每100平方毫米少于100万个垂直连接。

真正的设计问题是，在折叠真正开始降低RC（即阻碍和消耗每个信号的电阻和电容）之前，单位面积内应有多少垂直连接。虽然没有封闭形式的答案，但有一个直观的判断是可靠的。典型的逻辑工艺顶层金属间距为720纳米。如果将键合间距与之匹配，面对面的晶圆就可以直接连接顶层金属信号。如果选择更稀疏的间距，这些信号就必须扇出到更稀疏的焊盘——这会增加布线、拥塞和RC成本，而这恰恰是折叠旨在消除的成本。设计空间的探索证实了这一直觉：1.5微米的间距已能支持良好的逻辑折叠，1微米更好，而720纳米将进一步扩大收益。未来，我们期望将键合间距进一步缩小至480纳米，使混合键合焊盘能够连接到较低的金属层，为逻辑折叠提供更大的设计自由度。

我们将混合键合视为晶圆级、跨层器件步骤，而非封装步骤。芯片到晶圆键合是一种芯片处理过程——拾取和放置——从芯片封装工厂演变而来。其精度基线较低，即使经过多年改进，仍停留在微米级别。晶圆到晶圆键合则始于一个不同的世界：晶圆厂处理，其中光刻工具已能将套刻精度控制在几纳米内。这个高精度基线是正确的起点，但键合仍需解决光刻扫描仪从未面临的问题——应力控制、CMP平坦化、清洁、晶圆翘曲、边缘斜率和对准——然后才能实现亚微米间距。在40纳米工艺节点上，我们在麒麟2026中实现了1.5微米的混合键合间距——5000万个垂直互连，其中10%到15%用于传输信号。麒麟2027的硅片已经达到1微米间距和超过1亿个垂直互连。预计在三年内，我们将匹配720纳米的顶层金属间距，实现一比一的传动比，并拥有超过2亿个垂直互连。

有了垂直连接，折叠就可以开始了。华为的工程师检查了麒麟SoC中工作最繁重的模块——NPU、CPU、GPU和DSP——并找出每个模块内部最长、最慢、最耗电的水平路径。然后重新设计每个模块，使其同时占据两层硅片，将这些长距离的水平连接转变为从一个芯片到另一个芯片的短距离垂直跳跃。

在首款依赖逻辑折叠的移动系统级芯片（SoC）麒麟2026上，晶体管密度在一代之间从大约每平方毫米1.55亿个跃升至2.38亿个——提升了55%。这相当于我们过去三年通过几何微缩所取得的增长。

这当然是一个巨大的成果，但直觉告诉我们，功耗密度本应同步攀升。

然而，它却下降了。

与平面工艺的前代产品相比，在相同性能下，麒麟2026在实际基准测试中，NPU功耗降低了66%，GPU降低了58%，性能核心CPU降低了41%。我们在每平方毫米内放入了更多的晶体管，而芯片在单位工作量下的运行温度却更低，而不是更高。

这一结果需要解释，因为它看起来像是违反了怀疑论者所引用的物理学原理。但事实并非如此。这揭示了一个关于芯片功耗真正去向的教训——答案并不在大多数人想当然的地方。

II. 两张功耗账单的故事

在智能手机典型的日常使用中，其芯片以两种方式消耗功率。其一，静态漏电，即即使不进行计算也会损耗的功率，其占比极小。与之相对的动态功耗，即计算过程中损耗的功率，大约占总功耗的90%。

数字电路基本上通过两种方式消耗动态能量。第一种是开关：翻转晶体管栅极，对逻辑门的微小电容进行充放电，以将位从0变为1，再变回来。这是“真正的工作”——计算本身。

第二种是传输信号：对承载这些比特在芯片各部分间传输的长金属导线进行充放电。导线是散布在距离上的电容。信号传输得越远，需要充电的电容就越多，能量随该电容值成比例增加。在动态功耗的教科书公式中：

P=α⋅C⋅V2⋅f(1)P=α⋅C⋅V2⋅f(1)

项C（电容）并非主要由晶体管决定。在先进工艺节点上，它由导线决定。消耗能量的，是互连电容，而非栅极电容。

以下正是让直觉出错的地方：在现代SoC模块中，导线——即传输——通常消耗的能量比栅极——即计算——更多。处理器消耗的大部分功率并非用于“思考”，而是用于“通勤”。

III. 如何用通勤解释你的芯片

试想一个普通办公室职员的每日能量预算。人们容易想当然地认为大部分能量消耗在真正的工作上——会议、电子表格、思考。但事实并非如此。对许多办公室职员来说，一天中最大的能量消耗是通勤：每天两次往返于家和办公室之间的开车或坐火车。在办公室的工作相比之下消耗较少；交通才是大头。

芯片并无不同。栅极负责“思考”，导线负责“通勤”。在大型AI集群中同样如此：超过80%的能量用于移动数据，而非对其进行计算。同样的不平衡，以较温和的形式，存在于每个智能手机SoC内部。

一旦你从这个角度看待功耗，对折叠的热学质疑就被颠覆了。批评者假设将晶体管更紧密地封装在一起必然提高功耗密度，因为他们潜意识里关注的是计算栅极的数量——即“案头工作”。但主导因素是“通勤”。而逻辑折叠做了什么？它把每个人的家都搬到了离办公室更近的地方。

当你将电路折叠成由亚微米间距混合键合焊盘连接的垂直层级时，曾经需要横跨长距离水平导线（数百微米）的信号，现在只需通过几微米外的键合焊盘垂直向下传输。根据我们的经验，折叠路径上的导线长度在典型核心上缩短了20%，在一些关键路径上缩短了高达70%。时钟网络——一些最繁忙、最耗电的导线——缩短程度如此之大，以至于我们将时钟缓冲器数量减少了一半以上。仅在一个处理模块上，折叠就将时钟布线缩短了28%，缓冲器数量从43,600个降至19,000个。

每缩短一根导线，就意味着需要充电的电容减小，因此功率方程中的主导项随之下降。“案头工作”——即实际的开关操作——基本未变，但“通勤”被大幅削减。这就是功耗密度降低的来源。并非因为计算更少，而是因为数据传输更少。