问一百位芯片工程师，未来行业最重要的技术是什么，许多人会回答：3D集成——将芯片层层堆叠，以增加可专用于系统的硅面积。问任何一位资深芯片工程师，什么会扼杀3D集成，你几乎总会听到同一个词：热量。

这种推理感觉像是自然法则。将有源晶体管堆叠在有源晶体管之上，在每平方毫米内塞入更多，将整个器件密封在紧凑的移动设备内，其结果似乎不可避免。功率转化为热量。热量被困在有限空间内，导致温度升高。温度一旦超过极限，就会降低时钟频率，损害可靠性，并最终“烧毁”芯片。按照这种逻辑，折叠得越密集，发热就越厉害——折叠得越用力，“撞墙”的速度就越快。

华为无法坐等这场争论自行平息。由于无法获得竞争对手持续缩小晶体管的工具，华为必须打破这个循环——而且要比任何人都更快。于是，它停止了缩放空间（即晶体管的线性尺寸），转而开始缩放时间：即信号穿越芯片关键路径所特有的延迟。这个延迟被记为τ（发音为tau，中文译为“韬”），而τ缩放定律正是旨在推动τ值逐代降低的一场战役[1]。其压缩延迟的旗舰技术被称为“逻辑折叠”：将原本铺展在平面上的电路，折叠成垂直堆叠的层级，并通过微小的垂直链路连接，使信号传输更短的距离。

从一开始，τ就被构想为电子系统的定律，而非单纯的器件技巧：时间可以在各个层面——器件、电路、芯片和系统——被压缩。逻辑折叠是该框架内的一种技术，在电路和芯片层面发挥作用。这种区别很重要，因为业界一直在遗忘它。

在晶体管诞生后不久，就出现了一项同等重要的发明——集成电路。然而，半导体的进步仍然被讲述成一个关于更优秀晶体管的故事，仿佛由数十亿晶体管集成而成的电路只是个后来添加的注脚。τ缩放定律也继承了这种盲点：怀疑论者看到τ芯片内部仍是同样的晶体管，便得出结论，认为没有任何根本性的变化。但后续的证据将证明他们错了。

当逻辑折叠在2026年5月的IEEE国际电路与系统研讨会上首次公开展示时，会场内的 skepticism（怀疑）气氛浓厚。最尖锐的反对意见直指热量、热量，还是热量。

这个逻辑只有一个问题。在真实硅片——定于本月出货的麒麟2026芯片——上的测量结果显示，情况恰恰相反。该芯片比其前代产品温度更低，同时每平方毫米的晶体管数量增加了55%，在一些关键任务上的功耗降低高达66%。下文将解释其原因，以及为何逻辑折叠和τ缩放定律将引领华为——很可能还有其它公司——走向未来。