曹庆团队的单片式3D集成

美国伊利诺斯香槟分校曹庆团队发表在《自然》杂志上的突破，叫 “单片式三维集成” 。与现有商业3D芯片不同，他们并没有先把每层晶圆做好再键合，而是在同一张晶圆上一层一层地直接往上盖。

这种方案最大的难题在于温度。如前所述，制造芯片的掺杂工艺需要将近1000°C的高温。已经造好的第一层里面铺着金属导线，这些金属在超过400°C后就会因为热膨胀、扩散、氧化等问题严重退化，甚至熔化。如果在第一层之上浇上第二层，制造第二层所需的高温会熔掉第一层。

曹庆团队的核心创新是把高温步骤和低温步骤彻底分开。他们准备了两张晶圆，一张是供体晶圆：这张晶圆上没有电路，不怕高温。他们在上面生长出一层厚度不到10纳米的超薄单晶硅膜，并且在大于600°C的高温下完成均匀的重掺杂，使之变成纯P型或纯N型，提前调好硅膜的电学性能。因为极薄，这层膜甚至能像保鲜膜一样轻微弯曲。另一张则是目标晶圆，也即真正做出芯片的晶圆。它的底层电路已经做好，里面有怕热的金属导线。这张晶圆从头到尾都不会经历高温。

接下来，他们在不超过200°C的低温下，用一台类似于覆膜机的设备，把那层超薄硅膜从供体晶圆上剥离下来，然后像贴手机膜一样，轻轻而平整地贴到目标晶圆的表面。因为硅膜极薄且柔软，它能完美贴合下层表面的微小起伏，不会产生气泡或空隙。

硅膜贴好之后，再用200～400°C的低温工艺，包括光刻、刻蚀、沉积绝缘层、沉积金属，在这层膜上雕刻出一个个晶体管。关键在于他们采用了无结晶体管：这种晶体管的源极、沟道、漏极全是N型或P型，没有PN结，也就无需在贴膜以后经历高温掺杂和激活步骤。掺杂在硅膜转移前就已经用高温做好了，现在只是照着图纸雕刻而已。

他们成功堆叠了三层晶体管，每层625个，并且用对准精度远高于晶圆键合的垂直金属互连通道把它们连接成完整的三维电路。制造良率高达98%-100%，基本上造一个成一个。其性能与1000°C高温造出的顶级硅晶体管完全相当。较之于其他替代材料做出的低温3D芯片，性能高出3～4倍。更关键的是，这个工艺可扩展下去，三层只是起步，可以继续往上堆更多层。

这项研究获得了IBM、英特尔、台积电三大芯片巨头的支持，团队正准备把技术移交到工业半导体代工厂，进行商业化试产。

为什么3D堆叠能大幅提升性能？ 除了提高密度，还有一个关键收益：缩短互连距离。在传统平面芯片里，两个模块之间可能要绕几毫米才能连通。在3D堆叠中，将两个模块上下对齐，垂直距离只有几十到几百纳米。距离缩短了上千倍，晶体管之间的导线电阻R大幅降低，垂直互连比水平互连更短，寄生电容更小，电容C显著下降，于是τ = R × C 也急剧下跌，信号跑得快得多，功耗低得多。曹庆教授说，“以CPU和GPU中通用的静态随机存取存储器为例，它需要六个晶体管在同一平面上存储一个信息。通过垂直集成，你可以将这些信息分布到多个层。好比用高层建筑取代庞大的郊区：功能相同，但空间占地面积减少，同时使层级间的沟通更快更高效。”

华为韬定律：从卷尺寸到卷时间

几乎与此同时，华为在2026年5月正式提出了韬（τ）定律。这个“韬”正是上述决定芯片快慢的时间。

韬定律的核心主张，一言以蔽之：不再死磕晶体管的缩小，而是主动把τ压缩到最小，直接围绕τ来进行优化。

韬定律的技术支柱是逻辑折叠。在传统的平面设计中，所有逻辑门（与门、或门、非门等）都摆在一层平面上。两个需要频繁通信的模块可能相隔很远，信号需要经过很长的水平导线。这段路径越长，导线电阻R和寄生电容C就越大，τ= R×C越大，信号跑得越慢，功耗越大。逻辑折叠则在电路图的设计阶段就把原来平铺的逻辑门分成两组，一组放在下层，另一组放在其正上方的上层。上下层之间用很短的垂直互连直接连通。如此一来，原本需要在水平方向上跑过几百微米甚至毫米的信号，现在只需要在垂直方向上跑过几十到几百纳米，从而大幅缩短时间τ。

逻辑折叠的工程实现采用的是晶圆对晶圆面对面的混合键合（无需任何焊球或凸点）以及背面穿硅通孔技术。与传统的商用3D芯片相比，逻辑折叠具有几个关键区别，其一是连接粒度：传统方法只能把完整的芯片模块作为一个又一个整体互相堆叠起来，而逻辑折叠则对同一模块内部的逻辑进一步精分到多个标准单元（如逻辑门），把相关联的标准单元分配到不同晶圆层上，实现细粒度分割。其二是垂直通道密度：传统商用3D芯片中，每平方毫米的穿硅通孔约有10²～10³个，而逻辑折叠的混合键合可达10⁶个以上。其三是对准精度：传统的晶圆键合为微米级，逻辑折叠利用混合键合，对准精度可达纳米级。

韬定律不是纸上谈兵。过去几年，华为已经以此为基设计并量产了381款芯片，覆盖手机、AI、汽车等领域。麒麟2026芯片首次完整采用了逻辑折叠技术，结果是晶体管密度提升53.5%，达到238 MTr/mm²，已经超过了三星3nm制程的水平，逼近台积电。华为预计，到2031年可达等效于1.4nm制程的性能水平，这在物理上已经突破了1.5nm的量子隧穿极限。

结语

后摩尔时代，新的道路已经出现。曹庆团队在制造工艺层面上取得了突破，通过低温单片堆叠使得芯片可以安全地层层盖高；华为韬定律则提供了突破性的设计蓝图，通过逻辑折叠等方法主动压缩时间常数τ。两条路殊途同归，都在不依赖尺寸微缩的前提下，继续提升芯片的性能、降低功耗、控制成本。未来两者完全可以结合在一起，产生1+1>2的效果。

而这仅仅只是开端。

参考文献

DOI:10.1038/s41586-026-10496-6

A new way to build chips: Sequentially stacking silicon to extend Moore’s law | Materials Science & Engineering | Illinois

https://www.sciencedaily.com/releases/2026/05/260530053412.htm

本文系观察者网独家稿件，文章内容纯属作者个人观点，不代表平台观点，未经授权，不得转载，否则将追究法律责任。关注观察者网微信guanchacn，每日阅读趣味文章。